新芯事 | 上海大学李梦姣&李俊,郑州大学曾龙辉AM:从平面到三维:面向下一代半导体节点的互补场效应晶体管演进

上海大学李梦姣教授、李俊教授，郑州大学曾龙辉教授系统综述了互补场效应晶体管（CFET）从平面结构向 3D 架构的演进历程，对比分析单片集成与时序集成两种制备路线，重点阐述范德华材料与氧化物半导体在 CFET 中的应用，梳理器件设计、集成制造关键技术与挑战，并展望其在逻辑、存储与存算一体中的应用前景。相关工作发表在Advanced Materials。

从平面到三维：面向下一代半导体节点的互补场效应晶体管演进

关键词：三维集成，互补场效应晶体管，单片与顺序集成，氧化物半导体，范德华材料

摘要

互补场效应晶体管（CFET）技术正成为通过从二维向三维架构转变器件缩放与集成方式来延续摩尔定律的关键。近期进展，包括硅基同质CFET和范德华基异质CFET，已展现出显著进步，但缺乏全面且最新的综述来推动该领域进一步发展。本文探讨了CFET的制造方法学，比较了单片集成与顺序集成方法的优势与挑战，重点关注热管理、工艺复杂性和材料兼容性。我们强调了层状范德华材料在应对热约束和增强栅控方面的关键作用，这得益于其原子级厚度和独特的电子特性。此外，我们讨论了通过创新的沟道工程、栅极介质设计和结构优化来克服关键挑战的策略，例如实现平衡的电学特性、优化热管理以及最小化寄生电容。本文也考察了CFET架构的协同设计原则，展示了其在逻辑电路、存储单元和存内计算系统中的潜力。本综述为CFET技术提供了前瞻性视角，强调需要持续创新材料-工艺-结构的协同设计与优化，以开启半导体技术的新前沿。

1 引言

金属-氧化物-半导体场效应晶体管（MOSFETs）是超大规模集成电路（VLSI）技术的基本逻辑单元，推动了物联网和人工智能等领域的进步。过去70年间，MOSFET通过不断缩小器件尺寸而持续演进，在集成密度、开关速度和能效方面实现了三重收益。然而，当沟道长度缩小到纳米尺度时，严重的短沟道效应会显著降低载流子迁移率和亚阈值特性，限制了性能的进一步提升。

为了应对这些限制，学界探索了新的器件结构和材料。图[1a]展示了从平面MOSFET、鳍式场效应晶体管、纳米片到互补场效应晶体管（CFET）的不同晶体管架构的技术突破。高k金属栅、绝缘体上硅和FinFET等技术使得MOSFET尺寸得以缩小至10纳米节点。特别是，凭借多栅结构增强的栅控能力，FinFET长期在现代半导体器件架构中占据主导地位，并在芯片制造的7纳米和5纳米节点表现出优异性能。然而，随着器件尺寸持续微缩，FinFET在先进节点预计将面临栅控精度和制造可扩展性方面日益严峻的挑战。同时，栅极宽度和布线高度的持续减小降低了有效栅控面积和鳍的数量，从而显著劣化了栅极静电性能和驱动能力。

通过垂直堆叠沟道技术探索多桥沟道架构（如纳米片和叉片）显著增加了有效沟道宽度，证明了其在推动未来晶体管微缩中的关键作用。为了最大化有效沟道宽度，一种有前景的方法是开发CFET结构，其中N-FET和P-FET单元垂直堆叠在一个晶体管中，如图[1a]（iv）所示。这种配置将N/P分离从水平排列转变为垂直排列，从根本上消除了沟道宽度缩放在水平方向上的分离限制，同时实现了与先进技术节点工艺和集成的兼容性。通过优化的材料选择和架构设计，基于CFET的三维VLSI技术预计将超越2纳米节点，如图[1a]（v）所示。

自2018年在IEDM上被提出以来，CFET已成为一种能够将摩尔定律延伸至N3节点之外的有前景架构，吸引了学术界和工业界的广泛关注，包括IMEC、英特尔、复旦大学、台积电和台湾半导体研究所。CFET器件在设计-技术协同优化框架下，将互补晶体管单元集成在共享的控制栅上，与传统平面逻辑器件相比，标准单元和SRAM实现了50%的微缩改进。这表明CFET最终可能在功耗和性能上超越FinFET。然而，这种优势是以更复杂的制造工艺为代价的，需要通过先进的金属-氧化物层接触来降低深通孔带来的寄生电阻。目前主流的CFET制造方法包括顺序集成和单片集成，主要区别在于顶层和底层之间的工艺耦合特性及热预算。在顺序CFET制造中，工艺涉及一系列独立步骤：制造底层器件、键合顶层有源层、制造顶层器件以及金属化。尽管这种方法引入了额外的步骤并需要严格的热管理，但它在沟道材料选择上提供了灵活性，使得能够集成不同材料以提升性能。例如，英特尔在2019年展示的顺序CFET采用了高迁移率Ge p型沟道与Si n型器件相结合，获得了优越的电学性能。相比之下，单片CFET制造在依次制造底层和顶层器件之前，先堆叠两个有源层，并使用自对准技术。此工艺避免了介质-介质键合步骤，从而实现了更紧凑的设计，减小了N/P间距并缓解了寄生效应。IMEC主要通过重复曝光、刻蚀和扩散工艺，在单晶圆上成功制造了首个概念验证的单片CFET，展示了优异的寄生参数。不同的制造技术各有优缺点，它们共同构成了CFET技术，特别是硅基材料CFET技术发展的基础。鉴于硅基电子学结构优化的成本不断攀升，要在亚纳米技术节点克服基本的物理限制，需要在器件结构和后硅材料两方面进行协同改进。

层状范德华材料和低维氧化物半导体已成为有前景的候选材料，具有显著优势，如原子级薄结构以及与中低温后端工艺的兼容性。在顺序集成技术背景下，这些材料有利于灵活的沟道选择，使其成为构建异质CFET架构和迈向更先进技术节点的理想选择。氧化物半导体薄膜的最新发展已能在不牺牲迁移率或热预算的情况下实现均匀的纳米级厚度。通过氧化物-硅CFET技术，已实现电压增益接近100（Vdd=3V）的高增益反相器。该结构在低于200°C的温度下，将p型OS FET与硅FET集成。此外，超薄vdW沟道（如MoS2）的可堆叠性，使其能够低温集成到硅基CFET架构中。通过控制vdW层数或顶栅配置，互补晶体管单元可以实现对称的电学特性，包括迁移率和阈值电压。为了充分发挥先进晶体管架构和材料的潜力，探索vdW材料在同质CFET配置中的优势至关重要。结合p型WSe2和n型MoS2层的全vdW CFET器件的演示显著减少了光刻步骤数量。这些创新增强了环形振荡器的性能，实现了8%的频率提升和6%的功耗降低。CFET技术的最新进展凸显了其在集成先进材料和新颖器件结构方面的巨大潜力，从而强调了对制造技术和性能指标进行全面理解的必要性。这些见解对于半导体行业充分利用“超越摩尔”时代带来的机遇至关重要。

尽管潜力巨大，CFET技术仍处于发展的早期阶段，仍然缺乏一个全面综述，涵盖这一发展中领域的制造方法和三维架构内的应用前景。本综述旨在为CFET架构发展提供一个前瞻性框架，以推动下一波晶体管进步。综述首先讨论CFET集成方法，比较顺序和单片制造工艺，并重点介绍通过引入新材料对CFET技术的增强。随后，综述介绍了在推进CFET器件方面的最新进展，特别强调沟道设计、栅极工程、寄生电容和自热效应方面的创新。接着，综述回顾了CFET在逻辑电路、静态随机存取存储器以及存内计算架构中的最新应用，比较了它们与传统平面CMOS器件在性能、功耗和器件面积方面的表现。最后，我们的综述提出了在器件设计和集成制造方面的重要挑战与展望，以充分释放CFET技术的潜力并丰富半导体路线图。

2 CFET制造技术

与CMOS产线兼容的制造是推动CFET架构发展、与工艺技术路线图保持一致的基本前提。基于其集成顺序和耦合特征，主流的CFET制造工艺大致分为单片和顺序工艺流程。这两种策略与CMOS技术的演进密切相关，但各自在材料选择、热预算控制、制造成本和良率优化方面面临独特的挑战。本节将概述这些主流CFET工艺的关键特征，并建立制造基准，以指导下一代电子器件的发展。

2.1 集成方法

2.1.1 单片CFET

从配置角度看，单片CFET主要涉及在单个衬底上垂直集成互补逻辑器件，并采用高度自对准的工艺。这标志着基于硅的纳米电子学从平面范德华结构向三维垂直设计的自然演进。图[2a]勾勒出了单片CFET架构的一般工艺流程。它始于对两个垂直堆叠的有源层进行图案化以及定义N/P隔离，其中SiGe作为牺牲层。随后采用经典的虚拟栅技术，为后续的金属栅处理留出空间，有效防止了在源/漏电极高温外延过程中金属栅的退化。接着采用与平面硅技术良好对齐的内间隔设计，以缓解寄生电容问题。在自下而上制造两对源/漏区域之后，使用高k金属栅技术形成介质和共栅结构。整个单片CFET通过形成硅通孔和金属互连最终完成。总的来说，这种垂直集成的单片CFET在多个工艺步骤（如共栅和源/漏电极的制造）之间表现出高度的耦合特性。这赋予了单片CFET优异的自对准特性，并提升了跨越多层光刻工艺的制造精度。

2.1.2 顺序CFET

继单片CFET之后，另一种集成路线——顺序CFET——也得到了深入研究，它涉及在已完成的底层器件之上依次制造第二层器件。顾名思义，顺序CFET的基本工艺始于底层晶体管的制造和隔离。在N/P隔离之后，顶层晶体管的有源层通过介质-介质晶圆键合技术转移到底层上。最后，在前道工艺之后，通过标准的晶体管和后道工艺完成顺序CFET的制造。具体来说，晶圆键合技术由IBM在20世纪80年代首次开发，最近已发展成为三维集成的关键步骤。例如，它实现了两个器件之间的介质-介质键合，以形成N/P隔离结构，防止金属离子扩散污染下层器件。与高度耦合的单片CFET相比，两个互补单元的处理在很大程度上依赖于成熟的平面晶体管技术，相对独立，这赋予了顺序CFET结构设计在处理优化和材料选择上更大的灵活性。这种情况为CFET器件的性能提升提供了充足的空间。为突出这一点，下文将根据所采用的沟道材料（如硅或超越硅的新材料），将顺序CFET分为同质CFET和异质CFET。

2.1.3 用于CFET的新材料

随着器件持续微缩，栅长和沟道厚度必须协同减小，以保持稳健的栅极静电控制并缓解短沟道效应。然而，当体硅沟道厚度低于4纳米时，即使是微小的表面或内部材料缺陷也会严重劣化载流子传输。尽管国际器件与系统路线图将硅基CFET确定为1纳米节点的候选，但其复杂的三维堆叠架构需要指数级增加的光刻掩模，推高了制造成本并阻碍了大规模生产。通过结构改进来推进硅基器件微缩的成本和复杂性不断攀升，尤其是在向三维CFET架构过渡期间，凸显了采用替代方法的迫切性。这为将下一代半导体（如超薄二维范德华材料和氧化物半导体）集成到硅平台开辟了新机遇。这些新兴材料具有固有的电学优势，并与低温制造工艺兼容，为CFET架构和沟道材料的协同优化铺平了道路。

在CFET中使用新型氧化物半导体具有多项优势，包括增强的电子迁移率、改进的栅控能力、与低温工艺的兼容性以及可扩展性。这些优势对于持续器件微型化和实现高性能、低功耗的CFET应用至关重要。许多金属氧化物半导体，如IGZO、ZnO和In2O3，表现出比传统硅高得多的电子迁移率，特别是在纳米尺度。此外，金属氧化物半导体（如ZrO2和HfO2）的高k特性通过在不增加泄漏的情况下减小等效氧化层厚度，显著增强了栅极静电控制，这对于在激进微缩的晶体管中缓解短沟道效应至关重要。对HfO2/ZrO2超晶格结构的研究进一步表明，此类高k材料可以实现更低的界面陷阱密度和改善的电流性能，支持其在异质CFET架构中的应用。如图[2c]所示，氧化物-硅异质CFET的制造始于专用于底层器件的前道工艺。需要进行特定的隔离处理。这些处理包括对器件内n型和p型区域进行区分的N/P隔离（这对防止电气干扰至关重要），以及有助于精确控制栅极与晶体管其他组件之间电信号的栅极隔离。氧化物半导体有源层可以在现有结构上原位生长或转移到其上。一旦氧化物半导体有源层就位，即执行顶层的FEOL工艺，随后采用BEOL工艺。特别是，为了在硅器件顶部实现氧化物FET的有效集成，通常采用射频溅射和原子层沉积等低温沉积技术。

范德华半导体以其原子级厚度和层数依赖的电学特性而著称，为下一代晶体管技术提供了一条有前景的途径。目前的研究已在使用晶圆级MoS2基三维单片集成技术制造出包含超过10,000个FET的高密度集成电路。通过采用密集互连架构，已实现了62,500/mm2的输入/输出密度。这些成就为三维兼容CFET的结构演进和性能优化提供了必要的技术基础。特别是，二维范德华材料（如MoS2和WSe2）在实现高器件密度方面具有固有优势，从而为突破传统CFET的平面微缩限制提供了一条有前景的途径，并促进了符合先进半导体节点要求的高密度、低功耗、高性能CFET基集成电路的发展。如图[2d]所示，全范德华基CFET架构包含n型和p型半导体材料的垂直堆叠。首先，通过转移或原位生长技术制造第一层沟道。随后，对该底层应用FEOL工艺以形成其源极和漏极端。在必要的n型和p型器件组件分离之后，定义栅电极。在第二层沟道材料转移后，在顶层重复FEOL工艺。值得注意的是，整个制造序列可以在低温工艺环境中执行。图[2e]（i-iv）展示了范德华材料的主要优势：（i）具有无悬挂键的平坦、晶圆级表面；（ii）可实现高质量异质集成的可堆叠性；（iii）适用于可穿戴电路设计的柔韧性；以及（iv）与硅工艺兼容，适合低温异质集成。这些特性推动了高性能vdW晶体管的显著进步，实现了超高载流子迁移率、亚1纳米栅长和出色的开关电流比等突破性成果——这些对于传统硅技术而言仍然具有挑战性。

此外，硅和二维材料的基本优化策略截然不同。硅FET中的n/p型晶体管主要通过在源/漏区掺杂来控制，而在二维半导体中则依赖于金属功函数工程。实现高性能p型二维FET仍然是CFET架构的一个关键挑战，对于释放二维半导体的全部潜力至关重要。目前，p型二维FET普遍较差的性能源于低的空穴迁移率。同时，金属-半导体界面处的费米能级钉扎通过高肖特基势垒加剧了p型接触特性的退化。替代掺杂策略可以取代传统的、易受环境退化影响的氧化物覆盖层等方法，这些方法能稳定空穴浓度但可能损害静电控制。Das等人采用逐层减薄设计成功制造了p型Nb掺杂二维硒化物FET，实现了95 Ω·μm的低接触电阻和超过10的高开关比。此外，Zhao等人在SnS2/WSe2范德华异质结构中实现了栅极驱动的能带调制超掺杂，从而实现了高性能p型晶体管，空穴浓度为1.49 x 10¹⁴ cm⁻²，接触电阻为0.041 kΩ·μm。这些工作展示了CFET架构的可扩展制造途径，推动了二维半导体技术的发展。

值得注意的是，二维范德华材料和氧化物半导体材料在FinFET技术中也具有明显优势。然而，目前二维材料的应用主要局限于基于MoS2的FinFET，而低维氧化物半导体材料主要在Bi2O2Se体系中进行探索。这表明需要进一步研究其制造工艺，并扩大适用的材料体系范围。与FinFET架构相比，CFET提供了更大的灵活性，允许范德华材料和氧化物半导体材料充分发挥其优势，为实现更显著的性能提升铺平道路。

2.2 主流CFET制造技术

2.2.1 单片CFET器件

值得一提的是，单片CFET的自对准特性也导致了更高的制造深宽比，这对刻蚀和沉积处理提出了更严格的要求。因此，近期关于单片CFET的进展有限，主要由拥有先进工艺线的工业界实现。例如，IMEC在2020年首个概念验证单片CFET中可视化展示了自对准工艺特性。如图[3a]所示，在12英寸硅片上通过高深宽比工艺实现了顶部和底部源/漏区域与共栅的三维堆叠。这使得单片CFET器件在多层之间具有良好的垂直对准特性，有利于降低制造差异性和提高制造可靠性。同期，台积电致力于实现单片CFET技术的晶圆级突破，成功实现了48纳米栅极间距、跨越六个数量级的开关电流比，以及N-FET和P-FET均超过90%的良率。这些成就充分证明了单片CFET在功耗、性能、面积、成本方面的巨大潜力，为CFET技术迈向下一关键制造节点奠定了基础。

尽管单片CFET的发展迅速引起了工业界和学术界的关注，但为实现产业化，在工艺优化和结构设计方面仍有更多挑战亟待解决。随着半导体技术从平面架构向三维架构过渡以提升器件密度，平面工艺的成熟方法论为在结构设计期间应对三维制造挑战提供了策略。例如，在源/漏区制备过程中，当前的退火技术仍难以在CFET器件的纳米尺度上实现陡峭的杂质浓度梯度。尽管微秒级超快退火被认为是一种替代方法，但由于其在较低制造复杂性和成本方面的优势，一种在半导体沟道两端具有重掺杂源/漏区的无结结构在单片CFET工艺中被重新考虑。如图[3b]所示，Chang等人将无结技术引入单片CFET。由于沟道和源/漏区共享相同的杂质水平，可以预期在该结构中简化光刻步骤，从而显著减少了器件制造过程中对源/漏外延生长和掺杂的需求。无结晶体管与CFET架构的成功结合表明了CFET技术与成熟硅基平面工艺的良好兼容性。

从三维集成架构的角度看，寄生电容问题已逐渐成为CFET器件总电容的主导部分，对器件工作速度、功耗和电路信号完整性提出了挑战。为此，借鉴成熟平面CMOS工艺的内间隔策略被提出，以降低三维架构中的寄生电容。针对牺牲层和沟道层之间表面形貌不一致引起的SiGe内间隔过度刻蚀问题，IMEC通过重塑SiGe牺牲层的几何形状，使其与Si有源层对齐，成功开发了中间介质隔离技术，从而实现了均匀的内间隔。通过确保均匀的内间隔厚度，MDI技术有效防止了因SiGe非均匀刻蚀引起的源/漏接触失效，从而降低了接触电阻波动，并最小化了工艺引起的变异性，增强了器件可靠性。然而，单片CFET的两个有源层通常需要在物理和化学特性上保持一致，以确保高度耦合的工艺流程，这严重限制了用于性能改进的材料选择的灵活性。单片CFET的材料选择通常限于第IV族半导体体系，如Si、GeSi和GeSn。在这种统一的材料体系内，控制纳米片的宽度和堆叠层数是补偿n/p载流子迁移率差异、匹配导通电流、平衡栅控能力、抑制短沟道效应以及在电路层面改善对称性的核心策略。它也是实现NMOS和PMOS平衡电学性能的最有效方法之一。此外，最近的几项工作也提出了其他方法，包括异质沟道能带对准、结合分离栅架构的金属功函数工程，以及加厚P-WFW等。Hsieh等人证明，采用Ge0.9SN0.1作为P-FET、Ge0.75Sn0.25作为N-FET的异质沟道CFET利用本征能带对准，在单一功函数金属栅下自然平衡阈值电压，实现了0.82的Vt匹配比。Liu等人报道，基于GeSi纳米片的同质沟道CFET可以通过双功函数金属分离栅架构达到创纪录的0.93的VT匹配比，其中TiN和WNxCy层分别独立调节N-FET和P-FET的阈值。在这项工作中，沿<110>沟道方向的压应变也可用于调节电流平衡。此外，引入p型功函数衬垫不仅调整了P-FET的阈值，还加强了其栅控，从而降低了对栅极边缘粗糙度的敏感性，这有效解决了n型和p型WFM共同效应导致的栅控退化不平衡问题。

2.2.2 顺序CFET器件

近期关于顺序CFET器件的进展，将高性能半导体材料引入成熟的硅工艺线，应为沟道层提供多样化的候选。例如，作为第一代半导体的代表，锗由于其优越的空穴迁移率，有潜力提高硅基CFET的性能。这一点在首个由锗层作为p型导电沟道、硅层作为n型导电沟道、通过顺序集成模式构成的异质CFET器件演示中得到了验证。在这项工作中，研究人员还尝试通过使用不同晶相的锗薄膜来调整导电特性，构建全锗基顺序CFET。此外，典型的第三代半导体如GaN被用作顺序CFET实现中的N-FET，利用了其超低泄漏电流和高载流子迁移率的优势。另一方面，每个顺序CFET层的处理程序可以灵活定制，为三维异质和异构结构制造的发展提供了有效策略。有趣的是，顺序技术还支持CFET器件的混合制造，为未来的异质集成铺平了道路。例如，如图[3d]所示，英特尔利用成熟的FinFET技术开发了底层硅基N-FET，然后采用纳米片技术在12英寸硅片上形成顶层锗基P-FET。具体来说，为锗沟道定制了一系列循环低温热处理（例如退火），以修复晶格缺陷，如在注入、键合和切割步骤期间。

尽管在结构或工艺设计上有足够的灵活性，但在将顺序CFET技术引入生产线之前，良率、热预算管理和寄生效应等关键挑战仍需要更多努力。基本上，鉴于两个互补单元之间的高度工艺独立性，顺序CFET无法期望具有自对准制造特性，这与单片CFET形成对比。连接两个器件层的硅通孔的定义必须穿过两个有源层和中间的N/P隔离层。这种情况在多界面光刻对准过程中带来了显著的失效风险，需要开发三维光刻技术，如深反应离子刻蚀和飞秒激光直写。另一方面，热预算（Thermal Budget）是集成电路制造，特别是三维垂直集成的另一个关键问题，因为顶层的制造可能会劣化底层。这种适中的热预算阻碍了硅基同质CFET的发展，因为其前道工艺温度通常超过450°C，例如Si/Ge外延生长、注入后退火和源/漏激活。因此，它可能需要通过引入低温兼容的沟道材料来开发异质CFET，这将在下一小节中总结。此外，与单片CFET工艺相比，顺序CFET由于周期性地引入介质-介质晶圆键合步骤，遭受更严重的寄生问题。顺序CFET中嵌入的更厚介质层导致了相对较大的N/P间距，这加剧了寄生特性和电学稳定性。此外，值得一提的是，沟道材料的设计灵活性是以顺序CFET器件的制造成本为代价的。具体来说，每个介质-介质晶圆键合步骤都需要一个新的施主晶圆来支撑顶层有源层的生长，这导致了严重的浪费。IMEC的比较分析表明，在N28技术节点，仅就FEOL工艺而言，顺序CFET的成本比单片CFET高12%。借鉴晶圆减薄技术的相似性，IMEC最近开发了一种低温Smart Cut方法。该方法结合了H+注入和在降低温度下的剥离，实现了施主晶圆的重复使用，与SOI工艺流程相比实现了超过50%的成本节约。

此外，顺序CFET中周期性的介质-介质晶圆键合步骤不仅增加了制造成本和晶圆消耗，还带来了机械和界面可靠性问题。具体来说，键合和退火过程中的热膨胀失配会引起晶圆翘曲，使对准复杂化并可能导致局部分层，而表面污染或残留的本征氧化物可能导致键合空洞和界面缺陷，从而劣化介质完整性并增加寄生泄漏。此外，键合诱导的应力和缺陷产生会进一步劣化上层器件中的载流子迁移率和长期可靠性。为了解决这些问题，可以通过定制等离子体参数、表面粗糙度和氧化物层残余应力来优化混合键合性能，与张应力条件相比，可控的残余应力可以调节键合速度并减少空洞形成。此外，低温或室温表面激活键合技术（例如表面激活直接键合、等离子体激活键合和VUV/O3辅助键合）被广泛采用，通过最小化键合和键合后退火过程中的热应力，来抑制热膨胀系数失配引起的晶圆翘曲和开裂。严格的表面准备，包括等离子体或快速原子束激活结合RCA/食人鱼清洗，以有效去除表面污染、颗粒和本征氧化物，这些被确定为键合空洞和界面缺陷的主要来源。此外，优化的等离子体激活参数和受控的低温退火已被证明可以减少键合引起的损伤，抑制界面陷阱形成，并消除空洞，从而提高顺序CFET集成结构中的介质完整性和长期电学可靠性。

2.2.3 氧化物半导体/范德华器件

氧化物半导体/范德华材料的集成有助于缓解底层硅器件的性能退化，确保异质CFET结构在工艺温度和制造成本方面分别优于硅基顺序CFET和单片CFET。例如，通过开发在200°C下生长的2.2纳米原子层沉积In2O3，实现了氧化物-硅异质CFET底层器件优异的器件迁移率。通过交替堆叠n型In2O3和p型有机半导体C161DT-BT，实现了六层垂直堆叠的混合CFET结构，由它们创建的超过300个混合反相器获得了高增益和低功耗。虽然氧化物基异质CFET在持续器件微缩方面具有巨大潜力，特别是在先进半导体节点，但这些器件的工艺集成带来了若干制造挑战。实现具有精确厚度控制的高质量氧化物薄膜、管理界面特性、应对短沟道效应以及优化复杂的多步骤制造工艺仍然是关键挑战。

此外，范德华晶体管利用工业标准制造工艺实现了在300毫米晶圆上的大规模集成，强化了二维材料在CFET逻辑路线图演进中的作用。例如，制造一个完整的范德华CFET需要关键步骤，包括晶圆级转移4英寸范德华薄膜、隔离和异质结构堆叠。此外，范德华半导体沟道图案化和特性调谐通常需要更少的光刻步骤，相对于硅基CFET显著降低了制造复杂性。至关重要的是，混合CFET配置缓解了硅器件中的迁移率失配问题，为高性能逻辑应用提供了关键优势。例如，垂直集成的MoS2-硅异质CFET在Vdd=3V时实现了142.3 V/V的高反相器增益。Xiong等人展示了一个典范成果，他们制造的MoS2-WSe2异质CFET使用了不到十个光刻步骤，提供了创纪录的~594 μA/μm的P-FET驱动电流。在同一器件结构中，通过采用HfSe2作为高k前驱体并结合等离子体氧化技术，MoS2-WSe2 CFET可以实现~19 pW的低静态功耗。Pendturthi等人最近的工作进一步展示了一个由780个逻辑FET通过垂直集成构成的同质CFET阵列。采用了接触工程和表面电荷转移掺杂等特性调谐策略，使WSe2沟道具有互补特性，突显了范德华材料在灵活材料选择和创新结构设计方面的潜力。

如上所述，CFET技术的演进不仅仅是工艺集成的结构转变，它也紧密跟随着材料科学中的关键挑战。为了系统评估CFET技术的最先进水平，我们将集成方法（包括单片和顺序架构）以及材料体系分类总结在表1和表S1中。我们进一步全面概述了相关器件的最新研究进展。这些表格清晰地呈现了从单个FET到互补集成的合成路线、接触电极、界面工程策略、关键电学指标和逻辑功能。值得注意的是，缩小理论预测与实验结果之间的差距需要对界面和接触采取精确的策略。在各种方法中，无缺陷范德华接触、非对称功函数工程和高质量介质集成已成为当前研究中的重要策略。以下章节将系统讨论材料创新如何促进CFET技术的进步。

3 CFET器件进展

与典型的器件微缩策略（如FinFET和纳米片技术，它们依赖于缩短沟道长度或增加有效栅长）不同，CFET技术强调互补晶体管单元之间N/P间距的协同优化。从理论上讲，它成功地将平面N/P间距转换为垂直距离，并重塑了超越3纳米技术节点的器件微缩格局。尽管成熟的硅基技术工艺为CFET技术的创新奠定了坚实的基础，但一些科学或工程挑战，如意外的热预算引起的电学退化、缩短的N/P间距引起的散热和热稳定性问题，仍未得到解决。因此，我们将在本节回顾工业界和学术界如何通过沟道设计、栅极工程、寄生电容和自热效应，引领CFET技术的突破之旅。

3.1 沟道设计

半导体沟道中的载流子传输和电学特性受到多种因素的显著影响，如器件尺寸、界面、接触和掺杂。精心设计和优化半导体沟道是开发新技术节点电子器件的基本途径。由于垂直结构配置为沟道设计和优化提供了充足的空间，本节将分别介绍针对硅沟道和新型材料沟道提出的有前景的CFET技术策略。

3.1.1 硅沟道

经过70年的发展，现代电子建筑建立在通过掺杂或退火处理对硅沟道进行电学操纵的基础上。然而，随着器件集成从平面逐渐演变为三维，需要高温退火的步骤（如掺杂剂激活和界面缺陷修复）很难符合三维配置的热预算上限原则。这对实现互补晶体管单元和逻辑电路的预期电学特性（如载流子迁移率和电流驱动能力）提出了挑战。在这方面，精心提出了特定的工程策略，例如利用应变硅沟道或低温准分子激光退火，以提高器件性能。机械应变处理被认为是一种有效的载流子调制方法，依赖于改变原子晶格间距来重塑电子能带结构。如图[4a]（i）所示，IMEC实现的三维集成突破报道，采用低温拉伸应变Si作为沟道材料可将载流子迁移率提高40%-50%，为CFET优化提供了有效策略。另一方面，准分子激光退火技术实现了上层器件中掺杂剂的局部激活，在保持底层热稳定性的同时实现选择性载流子调制。

此外，为解决高温退火限制的缺陷修复工艺，界面工程策略（如低温氢等离子体处理和界面偶极调制）已被有效开发，以优化界面缺陷状况。例如，台湾国家实验研究院提出了低温气体（氢气）退火方法来制造硅基同质单片CFET器件，在此期间，硅沟道与栅氧化介质层之间的界面缺陷可以得到有效钝化。因此，在不损害低泄漏电流（0.1 nA/μm）的情况下，N-FET和P-FET的增强电流驱动能力均可达到约10 μA/μm。另一方面，界面偶极（例如由薄偶极形成中间层诱导的偶极）可以减轻沟道与介质层之间界面缺陷的影响。具体而言，这些偶极调整了沟道/介质界面处的能带对准，将缺陷能级向上移动远离N-FET的导带以减少电子俘获，或向下移动远离P-FET的价带以抑制空穴俘获。例如，在P-FET中，Al2O3中间层可以通过低温沉积工艺引入负偶极。它提供了一种工程界面电位的有效手段，实现了与先进三维集成的严格热预算约束兼容的缺陷修复策略。

除了特定晶体管单元的性能改进外，互补单元的与固有载流子迁移率和器件能带结构密切相关的电学平衡特性也应仔细考虑。这是因为驱动电流或阈值电压的不对称电学特性会对集成电路的信号可靠性产生负面影响，例如降低反相器的噪声容限。尽管将P-FET沟道宽度加倍等策略可以平衡平面CMOS配置的驱动能力，但这是以牺牲面积效率和器件集成密度为代价的。为了合理地解决垂直架构的这一问题，精确可控的掺杂或垂直物理尺寸调制（即沟道数量调制）等方法有可能取代经典的平面物理尺寸调制。例如，得益于灵活的空间可调性，通过改变N-FET和P-FET单元的垂直堆叠沟道数量，可以实现CFET器件理想的电学行为。如图[4b]（ii）所示，设计了一个2层纳米片Si N-FET，以平衡3层纳米片Si P-FET的电流驱动能力，从而实现了对称的开态电流。更重要的是，这种方法对同质和异质CFET都具有普适性，但随着沟道堆叠数量的增加，CFET的高深宽比和工艺复杂性也会增加。此外，硅沟道的能带结构和导电能力也可以通过控制掺杂浓度来定期调节。例如，基于Si1-xGex沟道的FET的阈值电压调制速率理论上可以达到约5mV/Ge%，这主要归因于Ge掺入引起的价带调制。这种机制为平衡两个硅基互补器件的电学特性提供了有效途径。

3.1.2 新型材料沟道

随着晶体管尺寸不断缩小，硅基芯片面临三大挑战，包括短沟道效应、量子隧穿和功耗墙。根据经典微缩定律，特征长度λ与沟道厚度tb之间的相关性表示为：λ ∝ √(Eb * tb * tox) / (n * εox)，其中n是有效栅极数量，tb是沟道厚度，tox是栅介质厚度，Eb和Eox分别代表沟道和栅介质的介电常数。因此，最小化沟道厚度为进一步缩小晶体管特征长度提供了有效手段。作为超越N3技术节点的候选，CFET在减小沟道厚度方面遇到了重大挑战，特别是当硅沟道低于10纳米时，会导致高密度的内部和外部缺陷，损害器件性能。新兴的超薄材料——范德华材料和氧化物半导体——可以作为突破口。这些材料具有原子级薄的沟道，能够在远低于硅的电压下工作，同时具有卓越的电子迁移率，从而提升了性能。特别是，二维范德华材料在载流子迁移率和缺陷容忍度方面具有物理优势。此外，氧化物半导体的低温工艺兼容性不仅使这些材料能够避免硅施加的严格热处理限制，还允许更灵活的器件设计和更好的电学特性。因此，它们在下一代CFET中越来越受到关注，特别是因为它们与低温制造的兼容性，这对于将新材料集成到先进节点至关重要。在本节中，我们将回顾具有原子厚度的新型半导体材料如何潜在地替代硅材料，甚至取代硅材料。

作为先进材料的新类别，范德华材料因其钝化表面和原子级厚度而成为CFET沟道的有力候选者。图[4b]（iii）展示了不同材料的沟道厚度与载流子迁移率之间的相关性。尽管范德华材料的迁移率略低于体硅（主要是由于缺乏完全发展的工艺生态系统），但其原子级厚度为在晶体管中进一步缩小有效沟道长度提供了巨大潜力。从材料工程的角度来看，范德华材料的层数依赖特性为实现N-FET和P-FET之间的电学对称性提供了创新策略。值得注意的是，Bao等人表明，通过精确控制MoS2的原子层数，可以调节其本征迁移率和阈值电压，以紧密匹配硅基P-FET的性能指标。在推进同质集成方面，Xiong等人制造了基于WSe2和MoS2的范德华CFET。为了缓解p型沟道中由硫族空位和界面散射引起的迁移率退化，采用了低温金属化后退火。这种方法有效地重构了金属-半导体界面，并钝化了双层WSe2中的局域陷阱态，从而在Vd=-2 V时实现了594 μA/μm的创纪录高开态电流。此外，通过定制的阴-阳离子掺杂策略，可以精确调节n型MoS2和p型WSe2中的载流子浓度。这种可溶液加工的方法能够在低温（≤150°C）下直接垂直堆叠互补二维半导体电路，消除了复杂的转移步骤并确保了高质量的界面。此外，最近的一项研究提出了一种用于二维半导体器件的范德华界面耦合策略。CrOCl反铁磁绝缘体与MoS2之间的强耦合能够实现载流子极性从n型到p型的可逆切换。值得注意的是，这种无掺杂且与接触无关的p型转换简化了CFET的制造工艺。

氧化物半导体也成为CFET沟道层的有力候选者，这归因于其独特的优势，包括超光滑表面、纳米级厚度以及与后端工艺的卓越兼容性。具体如下：（i）超薄氧化物沟道有利于进一步的晶体管微缩，这对于推动技术节点超越硅基器件的限制至关重要。（ii）超薄氧化物层中体陷阱的减少增强了载流子迁移率并提高了电荷传输效率。（iii）氧化物半导体的沉积温度低于传统的硅基材料。这使得超薄氧化物沟道能够集成到CFET中，而不会使底层承受可能造成损伤的高温工艺。这些特性确保氧化物半导体材料符合先进半导体制造严格的热预算约束。最近的研究探索了基于氧化物半导体的策略来提高CFET性能，特别是通过使用低温n型氧化物作为顶层沟道材料。这种方法在保持异质CFET架构中底层p型多晶硅沟道的性能方面被证明是有效的。然而，具有超薄氧化物沟道的CFET面临若干挑战，包括迁移率退化、缺陷形成和界面不稳定性。随着氧化物层变得超薄（通常低于5纳米），由于表面和体散射加剧，载流子迁移率会退化。更短的沟道进一步加剧了散射效应，降低了CFET的电学性能。此外，超薄氧化物薄膜容易受到缺陷的影响，这些缺陷会严重影响CFET的电学特性。沟道中的陷阱、粗糙表面和不良界面质量等缺陷会严重限制基于超薄氧化物的CFET的性能。此类缺陷在更薄的薄膜中变得更加明显，引发了可靠性问题。此外，氧化物半导体在CFET中广泛应用的一个重大障碍是缺乏高性能p型氧化物。这一限制阻碍了高效互补单元的形成，限制了氧化物半导体在CFET技术中的适用性。幸运的是，最近在新p型材料方面取得了突破，为低成本开发全氧化物半导体CFET器件铺平了道路。例如，Liu等人通过将高迁移率碲掺入非晶碲亚氧化物基质中解决了这一问题，其中由Te-5p轨道形成的离域价带增强了空穴传输。这种方法产生了高性能P沟道薄膜晶体管，平均场效应空穴迁移率约为15 cm² V⁻¹ s⁻¹，开关电流比为10⁶-10⁷。

为了克服开发具有与n型氧化物FET相当特性的高性能p型对应物的挑战，人们付出了相当大的努力，通过探索新材料系统和优化生长工艺来提高CFET性能。例如，Li等人将低缺陷栅介质集成到顶栅聚合物单层p型晶体管中，这有效抑制了界面陷阱态，并在超低热预算下实现了与n型氧化物晶体管的单片三维异质集成。在另一种方法中，通过利用钨掺杂来抑制氧空位，并将n型a-IWO沟道微缩至原子层厚度，Li等人实现了与p型多晶硅良好匹配的载流子迁移率，从而实现了超低静态功耗的CFET架构。此外，使用Sn种子层合成了2英寸晶圆级Te薄膜，以促进高度取向的面内c轴生长。当与n型a-IGZO晶体管垂直集成时，所得器件在Vd=4 V时表现出良好的反相器性能，电压增益高达162。然而，当应用于CFET时，P-FET的晶圆级均匀性、偏置应力下的长期稳定性和环境老化方面仍存在显著差距。总体而言，优化材料、沉积技术和界面工程可以克服这些挑战，使氧化物基CFET成为下一代电子器件的关键技术。

3.2 栅极与接触工程

有效栅极调制对晶体管器件载流子传输行为的关键作用塑造了以静电栅控工程为中心的晶体管路线图。阈值电压是映射晶体管器件栅极静电能力的关键参数之一，对于确定集成电路的可靠运行具有重要意义。因此，进行栅极工程以确保两个互补单元之间阈值电压的高匹配率，同时保持垂直结构优势，已成为CFET技术的主要焦点。

从介质层的角度来看，栅极工程在CFET的载流子传输和电学对称性中起着关键作用。最近的研究展示了基于n型MoS2和p型Si衬底的晶圆级CFET阵列，其中低温热预算真空转移和退火工艺实现了高质量的二维/三维界面。同时，顶栅的界面耦合效应允许在上层和下层器件层之间进行精确的阈值电压匹配。从理论上讲，具有低氧离子密度的介质层（例如La2O3）可以诱导界面偶极并降低有效功函数，从而通过增强的电场来增强静电栅控。除了电学调制外，三维CFET集成还需要抑制垂直堆叠层之间的寄生耦合。Yuvaraja等人通过采用室温沉积的聚对二甲苯-C聚合物薄膜作为栅介质和层间隔离缓冲层解决了这一问题，有效最小化了寄生电场耦合，并实现了非破坏性的多层垂直集成。通过使用非晶Al2O3种子层进行高k栅介质沉积，并结合等离子体处理来定制接触界面，取得了进一步的进展，这显著降低了接触电阻并提高了器件均匀性。为了提高面积效率和界面质量，Niu等人展示了首个完全由原子层沉积制造的晶圆级三维CFET，具有共栅架构，其中p型半导体通过HfO2高k栅介质上的原位TeOx/Te异质界面实现了保形生长。为了克服与传统ALD工艺相关的非均匀成核和额外缺陷形成，Li等人提出了一种使用高k二维MoO3的介质转移集成策略。在这种方法中，通过物理气相沉积生长的独立单晶纳米薄片通过无聚合物转移工艺集成，实现了0.9纳米的等效氧化层厚度，同时确保了无损界面和优异的栅控能力。

接触工程为优化CFET性能提供了另一条关键途径，金属选择遵循金属-半导体接触模型。如图[4b]（iv）所示，在高k金属栅基CFET器件中引入了具有不同功函数的非对称电极，以定制互补沟道的电学特性。具体而言，n型FET需要低功函数金属（例如Ti、Ni）以使费米能级靠近导带底，而p型FET需要高功函数金属（例如Pd、Pt）以使费米能级接近价带顶。这种设计可以有效降低电子和空穴的肖特基势垒高度。除了多材料异质结构外，二维半导体固有的双极性为互补集成提供了独特的途径。Dai等人在双极性WSe2沟道上分别采用Pd和Ni作为P-FET和N-FET的接触，从而在单一材料系统内实现了CFET集成。这种非对称接触策略也在MoS2/WSe2异质结构中得到了进一步验证。

3.3 寄生问题

导电元件之间的寄生现象是纳米级电子器件的常见问题，会导致信号劣化、延迟、噪声和功耗增加等不利影响。因此，寄生问题被视为评估新架构结构设计的最关键标准之一。以寄生电容为例，它主要包括MOSFET栅极与源/漏电极之间的边缘电容和重叠电容。对于具有多栅配置的先进技术，例如FinFET、纳米线FET和纳米片FET，已经建立了精确的电容模型，特别是伯克利短沟道绝缘栅场效应晶体管模型通用多栅模型。然而，CFET技术仍处于早期阶段，缺乏全面的建模框架，需要进一步的研究努力来建立和完善系统模型。

随着向三维CFET架构过渡，N/P间距减小，寄生电容呈现明显的降低。CFET架构中这种减少的寄生效应已通过针对GAA FET和CFET配置的理论分析得到进一步强调。具有57纳米N/P间距的CFET，其寄生电容相当于具有80纳米（2倍鳍间距）N/P间距的GAA FET，理论上相当于面积减少了约29%。值得注意的是，目前关于CFET寄生效应的研究仍处于理论分析阶段，而以往在解决平面寄生问题方面的成功经验为三维CFET技术的发展奠定了坚实基础。例如，基于成熟的BSIM-CMG模型，Yang等人通过将单独的CFET模型纳入已建立的平面紧凑器件框架，系统分析了寄生电容并评估了CFET器件的整体性能。然而，对CFET寄生效应的精确分析仍然依赖于完善的物理模型。特别是，随着器件尺寸微缩，寄生电容在总器件电容中所占的比例增加，使得寄生效应在三维配置器件中更加显著。

3.4 自热效应

功耗引起的局部高温现象，即自热效应，是影响晶体管器件载流子传输行为的重要因素之一。随着器件物理尺寸的微缩，功耗呈指数级上升，并进一步加剧自热现象。这种情况在高密度集成架构中将更加明显，对器件的工作可靠性和寿命产生重大影响。理论研究表明，与平面CMOS技术相比，CFET器件中注入热载流子的寿命和偏置温度不稳定性通常会分别遭受四倍和十倍的降低。这需要对三维集成系统的器件自热和热管理问题进行全面的考虑。

CFET中的自热现象主要源于器件间热串扰和器件内热串扰。与前者相比，CFET由于其紧密堆叠的多沟道散热不足，表现出更明显的器件内热效应。这些热效应与互补单元的数量和N/P间距密切相关。为此，合理设计N/P间距成为三维集成架构有效热管理的有前景的策略。具体来说，热阻是评估器件内热效应的标准指标。随着垂直堆叠沟道数量的增加，单个器件的热阻相应增加。另一方面，理论结果进一步表明，更高的N/P间距导致更弱的热串扰行为。这种沟道数量和N/P间距对热串扰行为的协同效应为实现良好的热管理行为提供了合理的结构设计原则。然而，值得一提的是，增大的N/P间距反过来会导致晶体管之间严重的寄生问题，从而导致CFET的能量延迟积下降。可以预见，自热效应和寄生问题之间的这种权衡对三维CFET技术的结构设计和集成工艺提出了更严格的要求。

4 CFET使能的电子应用

新兴的CFET技术构成了三维集成电路架构设计和应用的基础，涵盖数字逻辑和模拟领域。据调查，基于CFET的纳米器件和电路的主要应用仍处于早期阶段，显著的例子包括逻辑门、SRAM和存内计算架构。本节将简要回顾CFET应用的最新进展，并重点介绍CFET技术如何在实现下一代三维集成电路方面展示其变革潜力。

4.1 基本逻辑电路（反相器、加法器、NAND、NOR）

确保基本逻辑电路的功能验证对于推动基于新技术节点的晶体管器件走向大规模生产集成至关重要。本节概述了基于CFET的互补反相器和基本逻辑电路（包括环形振荡器和半加器）的最新进展。

由两个逻辑单元组成的互补反相器是集成电路的基本组件。关键参数包括噪声容限、增益和功耗，其中更高的增益有益，更大的噪声容限可提高工作稳定性。随着晶体管尺寸微缩至亚10纳米节点，阈值电压等关键参数的变化变得越来越显著，导致传统CMOS反相器可能性能退化并降低噪声容限。在此背景下，CFET技术提供了一种有前景的解决方案。通过垂直堆叠互补器件，CFET增强了静电控制并减少了短沟道效应，从而即使在器件尺寸缩小时也能保持高性能。这种垂直堆叠排列改善了噪声容限和增益，使CFET对高性能反相器特别有吸引力。基于N-MOS和P-MOS纳米带的垂直堆叠，通过使用垂直减薄工艺和背面供电通孔，在60纳米接触多晶硅间距下实现了功能反相器。基于CFET的反相器的一个里程碑式演示是通过单片工艺制造的非晶硅同质结CFET实现的。该反相器在1V电源电压下实现了10的增益，与传统CMOS反相器相当。值得注意的是，引入新材料（如范德华材料和氧化物半导体）已导致反相器性能的显著改善。例如，由InWO和多晶硅组成的异质CFET基反相器在Vdd=1.5V时实现了152V/V的创纪录增益。该器件还表现出高噪声容限，高噪声容限和低噪声容限均为0.6V，表明在不同工作条件下具有稳健的性能。此外，氧化物半导体极低的泄漏电流有助于显著降低基于CFET的反相器的静态功耗。例如，在氧化物基CFET反相器中，静态功耗降至仅几皮瓦，凸显了CFET在超低功耗应用中的潜力。此外，结合MoS2（n型）和晶体硅（p型）的异质CFET反相器在VDD=3V时实现了142.3V/V的增益。该器件即使在MoS2三层沟道对Si FET的共同作用下也表现出优异的性能，突显了CFET在提高性能同时保持与传统硅技术兼容性方面的潜力。低温退火的应用进一步增强了器件的特性，实现了全输出摆幅行为和所有工作电压下的轨到轨输出特性。

研究人员还探索了CFET在其他逻辑电路组件中的应用范围。例如，环形振荡器电路已被广泛用于衡量晶体管的工作速度。理论上，与基于平面CMOS反相器的环形振荡器相比，这种基于11个CFET反相器的多级环形振荡器可以实现8%的频率提升、6%的功耗降低和44%的面积减少。此外，作为普遍使用的逻辑门，NAND和NOR门已通过操纵氧化物异质CFET之间的连接成功实现。作为复杂算术逻辑单元的基本构建块，半加器在数字电路的运行中起着关键作用。如图[5e]所示，首次使用基于CFET技术的XOR和AND门构建了半加器电路。

4.2 SRAM

信息存储设备是推动现代信息时代发展和扩展的基本组件。其中，SRAM和动态随机存取存储器是重要的存储单元，约占现代片上系统中晶体管数量的90%。因此，存储器技术的发展与半导体工艺节点的进步有着内在的联系。例如，SRAM的集成密度呈现出随着晶体管密度增长而增加的典型趋势。然而，随着晶体管进一步微缩面临挑战，如何持续提高集成密度和存储能力成为存储芯片的关键关注点。

从电路设计的角度来看，研究人员提出减少晶体管的集成数量来构建SRAM单元，例如基于2T2R和4T2R的SRAM设计。尽管在特定电路中SRAM的集成密度可以增加，但由于不可避免的电阻-电容延迟，SRAM典型的读取速度优势已大大牺牲。Das等人介绍了一种使用MoS2场效应晶体管的单片三维垂直堆叠配置，实现了SRAM单元面积的显著最小化，并突显了这种集成方法在发展SRAM技术中的变革作用。另一方面，CFET技术的出现有可能缩小布局面积，并缓解SRAM面临的微缩困境，因为它可以有效消除后端工艺交叉耦合所需的额外金属走线。如图所示，与由六个平面晶体管组成的CMOS基SRAM单元相比，非晶硅同质CFET SRAM的演示实现了40%的面积增益显著改善。互补晶体管的垂直堆叠降低了整体器件高度，从而降低了寄生电容。这导致字线延迟更低，从而改善了SRAM的关键路径延迟。理论上，这种缓解的信号延迟问题使CFET SRAM的读取操作比FinFET SRAM快11%。

通过将范德华材料集成到CFET架构中，基于CFET的存储器件取得了进一步进展。MoS2和WSe2等材料具有优异的电子特性和与CFET设计的兼容性，有可能提高存储器性能和稳定性。据Xiong等人报道，首个基于范德华的SRAM是使用MoS2/WSe2异质CFET实现的。该器件成功保持了双稳态输出逻辑，这是SRAM应用中可靠数据存储的关键特性。此外，基于MoS2/WSe2的CFET SRAM展示了出色的数据存储稳定性，确保存储单元能够在较长时间内保留存储信息而不退化。在CFET基SRAM中集成范德华材料是进一步提高存储器件的可扩展性、速度和可靠性的有前景的途径。这些材料不仅提供优异的电学特性，还允许低温处理，这与先进的半导体制造技术兼容。此外，范德华材料的灵活性使得能够设计高度定制的存储器件，以满足下一代存储应用日益增长的需求。

4.3 先进计算架构

随着计算需求和神经网络复杂性的不断增长，传统计算架构在提高基于平面硅CMOS的硬件效率方面可扩展性有限。这些限制源于基本的扩展效率低下，特别是在矩阵向量乘法等操作中，这是现代计算工作负载的核心组成部分。新兴的存内计算架构，特别是基于电阻式随机存取存储器的架构，使得矩阵向量乘法可以直接在存储阵列内执行。在这种范式中，所有存储单元并行运行，无需在存储和计算单元之间传输权重和输入向量。因此，避免了与频繁主存访问相关的巨大能量开销，从而显著提高了能量效率。然而，现有的存内计算架构仍然依赖辅助的硅基CMOS电路进行基本操作。这种依赖性限制了面积效率，阻碍了存内计算架构发挥其全部潜力。

集成CFET技术为克服硅基存内计算架构的限制提供了一种有前景的方法。CFET中互补逻辑晶体管的垂直堆叠实现了高密度集成，这是存内计算系统演进的关键因素。基于CFET的架构最近取得了令人鼓舞的成果，特别是在将CFET与RRAM等存储技术相结合的混合存内计算系统中。如图[5h]所示，清华大学开发了一种三维单片集成方法，将基于CFET的近存处理层与基于RRAM的存内计算层以及逻辑控制层合并。这种混合架构通过实现更高效的数据处理和减少总体面积，在解决传统存内计算系统局限性方面迈出了重要一步。在PNM层中，碳纳米管场效应晶体管和铟镓锌氧化物场效应晶体管被垂直堆叠以形成CFET PNM。选择这些材料是因为其低温处理能力和卓越的电学性能，使其成为CFET基PNM层的理想选择，不仅最小化了芯片的物理面积，还实现了存储层和逻辑层之间更快、更高效的数据处理。通过其在图像超分辨率任务中的应用，进一步证明了这种基于CFET的混合存内计算架构的潜力，实现了28.86 dB的峰值信噪比，足以与GPU的性能相媲美。

总体而言，CFET垂直堆叠的N/P结构可以大幅提高逻辑密度，缩短信号路径，并进一步降低互连功耗。因此，存内计算与CFET架构之间的协同作用在高效能AI加速器、边缘智能和图像超分辨率应用中具有强大潜力。

5 挑战与展望

作为推进半导体微缩的突破性技术节点，CFET引入了独特的三维架构，将微型化挑战从水平维度转移到垂直维度，为器件-电路协同设计建立了创新范式。图[6a]展示了当前CFET器件的电学规格与最新IRDS目标的全面比较，包括栅极间距、栅长、亚阈值摆幅值、有效迁移率、Vt和Ion等关键参数。值得注意的是，垂直堆叠硅N/P-FET架构的大多数性能基准已经超过了2031年的预测目标，在几个关键领域取得了显著进展。然而，虽然在栅极微缩和亚阈值斜率等参数方面取得了实质性进展，但有效迁移率仍然是需要进一步优化的关键领域，以充分实现CFET器件的潜力并满足未来的性能目标。解决这一挑战对于实现下一代高性能、高能效的CFET架构至关重要。此外，CFET技术在学术界和工业界仍处于发展的早期阶段，受到热约束严格、电学平衡退化、工艺复杂性和制造成本高等挑战的阻碍。为了充分释放CFET的潜力并丰富半导体路线图，需要进行广泛的研究以实现协同优化，解决器件设计和集成制造中的关键挑战。

5.1 器件设计

优化器件结构设计对于提高驱动电流、可靠性和晶体管良率等关键性能指标至关重要，因为半导体技术正朝着更小的节点发展。在复杂电路内实现高晶体管性能取决于完善的器件物理和平面结构模型作为设计指导。随着半导体技术向三维集成过渡，传统的单器件设计策略（例如用于N/P-FET的高温退火和非对称沟道宽度优化）在互补单元紧密集成的CFET架构中变得无效。这给有效的器件设计带来了技术困难，需要协同考虑器件建模和互补设计。

一方面，与具有完善物理模型的平面CMOS不同，CFET器件的器件建模和电学模拟仍有待研究。随着寄生电容和热效应对三维架构中的器件可靠性和工作寿命产生重大影响，这一挑战变得更加紧迫。幸运的是，现有的平面晶体管模型为开发标准化的CFET模型提供了基础，其中必须仔细解决关键因素，如独特的集成方法、减小的N/P间距和复杂的寄生效应。

另一方面，互补单元的协同设计对于优化器件对称性（电流驱动能力、阈值电压）和逻辑电路的性能至关重要。例如，在解决CFET驱动能力挑战方面，现有策略大致可分为两类：器件沟道工程和异质界面优化。这些包括应变硅技术、Ge掺杂、低温激光退火、非对称堆叠沟道配置以及偶极钝化的界面缺陷缓解。尽管这些多样化的技术通过增加载流子浓度或改善传输条件来增强电流驱动，但它们主要从硅基技术改编而来，这不可避免地使CFET制造复杂化。未来的研究应整合灵活的材料选择、结构创新和量身定制的工艺方法，以实现互补单元之间优越的电学平衡，从而提高CFET电路性能。例如，新材料（如p型范德华材料和n型氧化物沟道）在低温处理和灵活载流子可控性方面的优势，有可能在后续的CFET研究中取代硅基沟道材料。

5.2 集成制造

集成制造在推进新技术节点方面起着至关重要的作用，直接影响可行性和商业化速度。随着产业向三维架构过渡，集成制造成为一个多方面的挑战，涵盖从处理技术到必要材料开发的各个方面。

在三维CFET架构中，出现了两种突出的集成方案：单片CFET和顺序CFET。单片制造工艺受益于高度耦合的顶层和底层器件，实现了优异的自对准。尽管如此，该工艺受到大深宽比的阻碍，使制造复杂化。此外，两个层级都需要遵循相同的硅基工艺的必要性限制了材料的灵活性，可能排除了更高性能的替代方案。相反，顺序CFET通过允许为每个器件层独立选择和优化材料而提供了显著优势。然而，其对顶层和底层器件的独立处理在顶层工艺期间施加了严格的热预算约束。需要去除施主晶圆的独特晶圆键合工艺也提高了总体成本。已经探索了各种策略来缓解这些限制，包括集成无结晶体管以简化CFET制造，以及采用低温Smart Cut技术以降低顺序CFET成本。然而，单片集成中的材料不灵活性和顺序CFET中的热预算约束等挑战仍未解决。

范德华材料和氧化物半导体的出现为推进CFET集成制造策略提供了新的机遇。凭借其低温生长和转移能力，这些材料有效缓解了顺序CFET的热预算约束，确保了与硅基CMOS技术的兼容性，并促进了它们作为顶层器件在硅芯片上的集成。例如，Si-范德华和Si-氧化物基CFET器件的组合已成功实现。创新技术，例如表面电荷转移驱动的范德华沟道低温掺杂，无需高温退火即可实现有效掺杂。采用Al2O3表面电荷转移掺杂以平衡n型WSe2和p型WSe2之间电学对称性的全范德华CFET，就是这些进步的例证。简化的制造工艺进一步缓解了三维CFET集成的复杂性。然而，鉴于范德华材料仅发展了大约二十年，必须系统地解决关键挑战，例如大规模、高质量的材料合成和金属-半导体接触优化，以实现CFET器件集成的进一步进展。

6 结论

总之，CFET技术作为半导体创新的变革性范式出现，通过从平面向三维VLSI架构的过渡，为微缩限制提供了可行的解决方案。本综述系统考察了CFET的制造范式，特别强调了单片与顺序集成策略的比较分析，同时阐明了先进材料（包括范德华异质结构和氧化物半导体）的整合，以缓解热和微缩约束。通过沟道架构设计、栅堆叠工程和寄生电容减少方面的创新方法，CFET性能优化取得了重大突破。CFET器件的多样化应用，涵盖逻辑电路、存储器阵列和存内计算配置，展示了它们在提高计算效率、最小化功耗和促进超高密度集成方面的卓越潜力。

展望未来，必须认识到CFET研究仍处于起步阶段，其商业化取决于克服材料科学突破、精确器件建模、热耗散解决方案和先进工艺集成方面的重大挑战。本综述不仅强调了CFET在扩展半导体技术路线图中的关键作用，还强调了在器件架构优化、新材料集成和制造工艺创新方面持续进行跨学科研究工作的迫切需要。我们坚信，CFET在三维VLSI系统中的成功实施代表了追求下一代电子的一个基本里程碑，有望实现前所未有的集成密度、计算性能和能效水平，从而从根本上改变半导体技术的格局。